نئون اصل XC18V04VQG44C اسپاٽ اسٽاڪ FPGA فيلڊ پروگراميبل گيٽ ايري لاجڪ IC چپ انٽيگريڊ سرڪٽس

پيداوار جون خاصيتون

دستاويز ۽ ميڊيا

ماحولياتي ۽ برآمد جي درجه بندي

اضافي وسيلا

Xilinx Memory - FPGAs لاءِ ڪنفيگريشن پرومس

Xilinx متعارف ڪرايو XC18V00 سيريز جي ان-سسٽم پروگرام قابل ترتيب واري PROMs (شڪل 1).هن 3.3V خاندان ۾ ڊوائيسز شامل آهن هڪ 4-ميگاابٽ، هڪ 2-ميگاابٽ، هڪ 1-ميگاابٽ، ۽ هڪ 512-ڪلوبٽ PROM جيڪي Xilinx FPGA ترتيب واري بٽ اسٽريمز کي ٻيهر پروگرام ڪرڻ ۽ اسٽور ڪرڻ لاءِ آسان استعمال، قيمتي موثر طريقو مهيا ڪن ٿا.

جڏهن FPGA ماسٽر سيريل موڊ ۾ آهي، اهو هڪ ترتيب واري گھڙي ٺاهي ٿو جيڪو PROM کي هلائي ٿو.CE ۽ OE فعال ٿيڻ کان پوءِ هڪ مختصر رسائي وقت، ڊيٽا موجود آهي PROM DATA (D0) پن تي جيڪا FPGA DIN پن سان ڳنڍيل آهي.نئين ڊيٽا هر اڀرندڙ گھڙي جي ڪنڊ کان پوء هڪ مختصر رسائي وقت موجود آهي.FPGA ٺاھ جوڙ کي مڪمل ڪرڻ لاء گھڙي جي دال جو مناسب تعداد ٺاھي ٿو.جڏهن FPGA غلام سيريل موڊ ۾ آهي، PROM ۽ FPGA هڪ ٻاهرئين ڪلاڪ طرفان بند ٿيل آهن.

جڏهن FPGA ماسٽر چونڊيو MAP موڊ ۾ آهي، FPGA هڪ ترتيب واري گھڙي ٺاهي ٿو جيڪا PROM کي هلائي ٿي.جڏهن FPGA Slave Parallel يا Slave Select MAP موڊ ۾ هوندو آهي، هڪ خارجي oscillator ٺاهجي گھڙي ٺاهي ٿو جيڪا PROM ۽ FPGA کي هلائي ٿي.CE ۽ OE فعال ٿيڻ کان پوء، ڊيٽا موجود آهي PROM جي ڊيٽا (D0-D7) پنن تي.نئين ڊيٽا هر اڀرندڙ گھڙي جي ڪنڊ کان پوء هڪ مختصر رسائي وقت موجود آهي.ڊيٽا CCLK جي هيٺين اڀرندڙ ڪنڊ تي FPGA ۾ بند ٿيل آهي.ھڪ آزاد ھلندڙ اوسليٽر استعمال ڪري سگھجن ٿا Slave Parallel يا Slave Select MAP موڊس ۾.

هيٺين ڊوائيس جي سي اي ان پٽ کي ڊرائيو ڪرڻ لاء سي اي او آئوٽ استعمال ڪندي ڪيترن ئي ڊوائيسز کي cascaded ڪري سگهجي ٿو.هن زنجير ۾ سڀني PROMs جي گھڙي جي ان پٽ ۽ DATA آئوٽ هڪ ٻئي سان ڳنڍيل آهن.سڀئي ڊوائيس مطابقت رکندڙ آهن ۽ خاندان جي ٻين ميمبرن سان يا XC17V00 هڪ وقت جي پروگرام جي قابل سيريل PROM خاندان سان گڏ ٿي سگهن ٿيون.